Répondre par VRAI ou FAUX à l’affirmation suivante : un même composant mémoire peut se trouver dupliqué à deux adresses différentes dans le plan mémoire d'un microprocesseur. 
- VRAI

A quoi sert la déclaration de composant dans un code VHDL ?
Cette déclaration permet au compilateur de connaître l'entité des composants externes utilisés dans l'architecture. 

Choisir le ou les composants logiques programmables pouvant répondre à la définition suivante : 
Un ensemble de blocs logiques reliés par une matrice d'interconnexion simple. 
CPLD

une mémoire 8 bits dispose obligatoirement de : 
Un bus de données de 8 bits

le signal reset est-il synchrone ou asynchrone ? Donner les éléments vous permettant d’étayer votre réponse.
Il s'agit d'un signal asynchrone. Il se trouve dans la liste de sensibilité et son action est indépendante du signal d'horloge. 

Question a : instructions et process. 
Répondre par VRAI ou FAUX à l’affirmation suivante : l'instruction case ne peut s'utiliser que dans un process. VRAI

Question b : mémoires SRAM et DRAM 
Expliquer les principales différences fonctionnelles entre les DRAM et les SRAM ? 
Les SRAM et DRAM sont toutes deux des mémoires volatiles. Ce qui les distingue principalement du point de vue fonctionnel c'est que le contenu des DRAM doit être régulièrement rafraîchi même si elles sont correctement alimentées (cela est dû au fait que l'information est stockée sous forme de charges électriques dans un condensateur). A l'inverse les SRAM conservent leur contenu si elles sont correctement alimentées. Il fat disposer d'un contrôleur DRAM (externe ou intégré) pour utiliser ce type de mémoire. Les DRAM sont plus denses et mois disponibles que les SRAM. Dernière différence importante l'adressage des DRAM est dédoublé (RAS & CAS cf . cours) alors que l'adressage des SRAM s'effectue en un seul cycle. 

Question c : circuits logiques.
Dans quelle catégorie peut-on classer le composant logique programmable utilisé en travaux pratiques ? 
FPGA

Question d : une mémoire 16 bits dispose ? 
d'un bus de données de 16 bits

Question b : le signal reset est-il synchrone ou asynchrone ? Donner les éléments vous permettant d’étayer votre réponse.
Le reset est synchrone, son action dépend de la validité du front d'horloge et le signal ne se trouve pas dans la liste de sensibilité du process. 

Question c (2 éléments): en considérant le codage de la machine et en cas de parasite un blocage est possible. Pourquoi ? 
Le codage de la machine nécessite 3 bits (6 possibiliés) hors seules 5 sont identifiées, si la machine tombe dans le 6 ième état, rien n'est pévu pour en sortir. 

Proposer sur le code fourni une modification permettant d'éviter ce blocage. 
A la fin de l'instruction case, il suffit d'ajouter les 2 lignes suivantes 
when others => -- trap state
Sreg0 <= coherence; 

Répondre par VRAI ou FAUX à l’affirmation suivante : dans un process l’ordre des instructions n’a pas d'importance 
FAUX

Les signaux pouvant prendre un état de haute impédance peuvent être de type ? (Cocher la ou les bonnes réponses) 
Std_logic 

Soit une mémoire SRAM, placez le composant là où il a sa meilleure place dans le tableau suivant. 
Stockage de variables 

que signifie le terme PLD ? Programmable Logic Device 

que signifie le terme FPGA ? Field Programmable Gate Array

que signifie le terme PAL ? Programmable Array Logic 

Question b : quel est le type de cette machine 
Il s'agit d'une machine de Moore, les sorties ne dépendent que des états de la machine. 

Question a : A quoi correspond le temps d'accès en lecture d'une mémoire ? 
Il s'agit du temps que met la mémoire à fournir ses données dès lors que les adresses sont positionnées.(les signaux CE et OE étant bien sur actifs). 

Question d : Comparez les structures des CPLD et des FPGA. En déduire leurs avantages et inconvénients respectifs. 
Les CPLD sont un assemblage de PLD sur une même puce reliés par une matrice d’interconnexion simple. Les blocs logiques y ont une taille importante alors que les FPGA sont composés de très petits blocs logiques reliés par une matrice d’interconnexions complexe. 

FPGA:
Avantage : Plus grande densité, meilleur taux d’utilisation (~90%)
Inconvénient : Délais non prédictibles, routage plus complexe, plus lents

PLD:
Avantage : Temps prédictibles, plus simple à utiliser 
Inconvénient : Moins bon taux d’utilisation (70%), plus faible densité