Examen partie cours :

Un meme composant memoire peut se trouver dulique a deux adresses differentes
dans le plan memoire d'un microprocesseur : VRAI

A quoi sert la declaration de composant dans un code VHDL :
cette declaration permet au compilateur de connaitre l'entite des composants
externes utilises dans l'architecture 

un ensemble de blocs logiques relies par une matrice d'interconnexion 
simple = CPLD

une memoire de 8 bits dispose obligatoirement de : UN BUS DE DONNEES DE 8 BITS

linstruction case ne peut s'utiliser que dans un process : VRAI 

expliquer les principales differences entre DRAM et SRAM :
les deux sont toutes les deux des memoires volatils. Ce qui les distingue 
priciapalement du point de vue fonctionnel c'est le contenu des DRAM doit etre
regulirement rafraichi meme si elles sont correctement alimentes. Alors que les
SRAM conservent leur contenu si elles sont correctement alimentes. les DRAM 
sont plus denses et moins disponibles que les SRAM. 

Les composants utilises en TP : FPGA

une memoire de 16 bits dispose : d'un bus de 16 donnees. = un bus de 
donnees = n bit. 

Dans un process l'ordre des instructions n'a pas d'importance : FAUX

les signaux pouvant prendre un etat de haute impedance peuvent etre de 
type STD_LOGIC

soit une mempoire SRAM, elle se place dans le stokage de VARIABLES

PLD = Programmable Logic Device 

a quoi correspond le temps d'acces en lecture d'une memoire :
il s'agit du temps que met la memoire a fournir ses donnees lorsque les 
adresses sont positionnees. 

fichies : memoire NAND
code : Flash NOR
parametre : memoire FRAM ou EEPROM
variables : memoire SRAM ou SDRAM

FPGA : avantages = plus grande densite, meilleur taux d'utilisation. 
neatif = delais non predictibles, routage plus complexe, plus lent 

CPLD : temps predictibles, plus simple a utiliser. 
negatif = moins bon taux d'utilisation, plus faible densite 

les CPLD sont un assemblage de PLD sur une meme puce relies par une matrice 
d'interconnexion simple. alors que FPGA sont composes de petits blocs logiques 
relies a une matrice complexe. 

Synchrone et asynchrone : si le reset est dans la liste + son action est 
independante = asynchrone

La porte ou permet de remettre a 0 les compteurs lors du raz mais aussi lors du
declenchement d’une nouvelle mesure 

clkgen_meas = la sortie de ce composant depend de l’unite de mesure choisie, il
va permettre de generer une horloge adaptee a cette unite de mesure 

synchrone : son action depend de la validite du front de l'horloge et le signal
ne se trouve pas dans la liste de sensibilite du process. 


Bascule RS : permet le memorisation d'une valeur (0 ou 1) par l'interpretation 
de signaux R et S. Le signal S permet de positionner la sortie Q a 1 et le 
signal R permet de la positionner a 0 
SI RS sont egale a 1 = Q = 1. 

Bascule D-Latch : corespond au systeme de memorisation le plus elementaire. 
il est compose de deux entrees et une sortie. 

La bascule D synchrone : est la memoire elementaire, la cellule memoire 
fondamentale. elle comprend une entree D et une entree Ck. A chaque 
transition, Q = D. 

PLD : regroupe les composants de faible et moyenne densite 

CPLD : composant a forte integration (complex programmable logic device)

FPGA : faible complexite avec grand modules logiques 

PLA : realisation des termes produits en interconnexion et peut dans MOS GF et
PLD ET CPLD

LUT : memoire a equivalent d'une table de transition et peut dans SRAM et CPLD
ET FPGA 

MUX : multiplexeurs cables servent au codage des fonctions et peut dans ANTI 
FUSIBLE ET FPGA

VHDL : langage de description elec pour la documentation de circuits, la 
simulation de circuit et synthese elec. 

ENTITY : entree sortie des composants + decrit les composants qui est une boite
noire 

ARCHITECTURE : fonctionnement du compo + ensemble de prpocess

VARIABLE : Objet pour le stokage de resultats intermediaire 

CONSTANTE : declaration et affectation 

PORTS : signaux definis par in,out, inout et buffer (sortante mais reexploitees)

CONCATENATION : permet de regrouper les signaux et se fait avec un et 
commerciale 

Les operateurs sont definis pour des donnees de type specifiques + peuvent etre
surchages pour operer sur des objets de types diff. 

Instruction concurrente : affectation simple, conditionnelle, selective. 
Affectation cond : modifie letat d'un signal selon le resultat 
Affectation selective : '' selon la valeur d'un signal de selection

Proccess : un procesuss est une portion de description dans laquelle les 
instructions se deroulent sequentiellement. 

INSTRUCTION WAIT : met en attente jusqu'a ce que la condition specifiee soit 
validee.