entityarchitecture6.py

Created on May 02, 2024
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Regroupement de compteurs en VHDL.
Ecrire le code VHDL (entité et 
architecture) d' un compteur de 0
à 999 regroupant les 3 compteurs 
du schéma avec leurs interconnexions.
Vous déclarerez les signaux nécessaires
au câblage interne. On supposera 
qu’une bibliothèque a permis la 
déclaration du composant counter 
(ne pas le déclarer juste 
l'instancier). 

entity counter_0_999 is 
 Port ( clk : in STD_LOGIC; 
  raz : in STD_LOGIC; 
  enable : in STD_LOGIC; 
  count_u, count_d, count_c,: out STD_LOGIC_VECTOR (3 downto 0); 
  carry : out STD_LOGIC); 
end counter_0_999 ; 

architecture arch of counter_0_999 is 
 signal carry_u, carry_d : std_logic; 
 begin 
  C1: counter port map(clk ,raz, enable, count_u , carry_u); 
  C2: counter port map(clk ,raz, carry_u, count_d , carry_d); 
  C3: counter port map(clk ,raz, carry_d, count_c, carry ); 
end;