entityarchitecture1.py

Created on May 02, 2024
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Compteur binaire 6 bits à remise 
à zéro et validation de comptage 
synchrones.Ecrire l’entité et 
l’architecture d’un compteur 
binaire 7 6bits (de sortie count)
à remise à zéro (raz) synchrone 
active à 1. Le comptage est rendu
possible lorsque le signal enable
est actif et le compteur doit 
s'arrêter à son maximum: 
  
  entity counter is 
    Port ( clk : in STD_LOGIC; 
    raz : in STD_LOGIC; 
    enable : in STD_LOGIC; 
    count : out STD_LOGIC_VECTOR (5 downto 0)); 
  end counter; 
  architecture Behavioral of counter is 
    constant cntmax : std_logic_vector (5 downto 0):= "111111"; 
    signal cnt : std_logic_vector (5 downto 0); 
    begin 
      process (clk) 
      begin 
        if clk'event and clk='1'then 
          if raz='1' then 
            cnt <= ( others => '0'); 
          elsif enable = '1' then 
            if cnt < cntmax then 
              cnt <= cnt+1; 
            end if; 
          end if; 
        end if; 
end process; 
count <= cnt; 
end Behavioral;